Optimierung hinsichtlich Größe

Hallo zusammen,

beim Kompilieren meines Projektes für einen RIO PCI-7813R bekomme ich folgende Fehlermeldung:

ERROR:Pack:2310 - Too many comps of type "SLICE" found to fit this device.

Design Summary:
Number of errors: 1
Number of warnings: 144
Logic Utilization:
Number of Slice Flip Flops: 21,726 out of 28,672 75%
Number of 4 input LUTs: 27,263 out of 28,672 95%
Logic Distribution:
Number of occupied Slices: 17,186 out of 14,336 119% (OVERMAPPED)
Number of Slices containing only related logic: 15,756 out of 17,186 91%
Number of Slices containing unrelated logic: 1,430 out of 17,186 8%
*See NOTES below for an explanation of the effects of unrelated logic.
Total Number of 4 input LUTs: 30,097 out of 28,672 104% (OVERMAPPED)
Number used as logic: 27,260
Number used as a route-thru: 2,834
Number used as Shift registers: 3
Number of bonded IOBs: 121 out of 484 25%
IOB Flip Flops: 160
Number of RAMB16s: 3 out of 96 3%
Number of BUFGMUXs: 4 out of 16 25%
Number of DCMs: 1 out of 12 8%


Scheinbar benötigt das Projekt zu viele Slices und etwas zu viele LUTs. Ich habe versucht alle auf http://zone.ni.com/reference/en-XX/help/37...izing_fpga_vis/ beschriebenen Optimierungen auf "Size" umzusetzen und alle unnötigen Funktionen zu löschen. Leider bin ich mit meinen Optimierungsmöglichkeiten nun aber am Ende mit meinem Latein. Hat irgendjemand noch weitere (allgemeine) Optimierungsvorschläge?
Mein Projekt möchte ich vorerst nicht online stellen. Ich würde es jedoch gerne bei einer Anfrage direkt zuschicken.

Die komplette log-Datei habe ich auch mal angehangen.

Grüße

Werner

Sorry, ich werde aus den Compilerausgaben nicht wirklich schlau (hab es auch mal bei mir probiert), zumindest nicht so, dass ich da Hilfestellung geben kann. Ohne VI wird das nix...

ch

Hier einige FPGA Optimierungstips

- FPGA Main VI mit möglichst wenig Controls realisieren ( besser Parameter per Host2Target FIFO übertragen )
- verbleibende Controls 32bit breit ausführen und auch nutzen ( der RT ist über einen 32bit PCI Bus mit dem FPGA verbunden )
- konsequent SingleCycleTimedLoops (SCTL) einsetzen ( sie werden wie Compileranweisungen interpretiert, haben also tatsächlich nichts mit einer Schleife zutun )
- globale statt lokaler Variablen verwenden ( diese Empfehlung ist FPGA spezifisch ! )

Die Optimierungen lassen sich prima durch das Übersetzen einzelner FPGA VIs prüfen, wie gesagt nur zum Testen des Resourcenbedarfs.

Da geht immer was !
Gruß Christian