Zwei RT VI's und ein FPGA VI

Hallo Jungs,

ich hätte da mal kurz eine Frage an euch...
Ist es möglich, dass zwei unterschiedliche VI's welche auf dem RT System laufen auf ein und dasselbe FPGA VI
zeitleich zugreifen?

Information:
Die Struktur des FPGA VI ist so, dass es aufgrund unabhängiger (also kein Datenaustausch) While Schleifen theoretisch möglich sein müsste.
Die beiden RT VI's haben beide eine StateMachine Architektur und tauschen ebenfalls keine Daten untereinander aus.

bei mir greifen fast immer mehrere VIs auf ein FPGA-VI zu, allerdings sind alle VIs auch in der Hierarchie eines einzigen MainVIs, in dem dann auch die FPGA-Referenz geöffnet, an die SubVIs "verteilt" und geschlossen wird.

Ob man in 2 getrennt laufenden VIs (also beides "MainVIs") gleichzeitig auf den FPGA zugreifen kann, weiß ich nicht, ich könnte mir aber vorstellen dass es geht, vermutlich wird eines der VIs dann etwas meckern dass das FPGA-VI bereits läüft wenn man die Referenz mit Open&Run öffnet, zumindest beim Debuggen in der Entwicklungsumgebung (start des RT-VIs nach dem Start des FPGA-VIs) gibt's damit keine Probleme ...

andererseits stell ich mir auch die Frage: warum sollte man 2 getrennte VI-Hierarchien laufen lassen wollen, früher oder später muss man es ja doch kompilieren und z.B. als startup.rtexe laufen lassen und da kann man ja nur ein MainVI per autostart automatisch laufen lassen ...

Hallo i2dx,

ich versteh dich. Der Hintergrund war eigentlich die unendlich lang dauernde Compelierzeit...
Ich musste für einen Programmteil ein wenig rumprobieren damit es einwandfreil lief... da aber bereits schon das Hauptprogramm stand, hab ich mich dazu entschlossen, ein neues FPGA VI zu erstellen und ein weiteres RT VI.
Die beiden FPGA VI's habe ich nun einfach mit copy und paste zusammengefügt.... --> aus 2 mach 1
und nun hab ich aber noch die beiden übrigen RT VI's (bei State Machines) da......
jetzt war mein gedanke das man mit einem Eigenschaftsknoten im Hauptprogramm bei bedarf das Unterprogramm aufrufen könnte...

Was hälst du davon?

ach ja mir is noch so ne idee gekommen....
das RT System wird ja von Prozessor des cRIO's aus angesprochen.... lieg ich da richtig?
wenn das so ist, dann dürfte es schon zu problemen führen, da ja immer 2 threds gleichzeitig den prozessor beanspruchen...
oder lieg ich da total daneben?

die RT-Engine läuft auf dem Prozessor des cRIOs - wo auch sonst?
das FPGA-VI läuft auf dem FPGA

in der Entwickungs-Umgebung kannst du selbstverständlich 2 RT VIs gleichzeitig laufen lassen wenn du bei beiden auf den RUN-Button klickst - und so lang das FPGA VI läuft wirst du auch mit diesem beiden VIs auf das FPGA-VI zugreifen können, sofern du nicht mit einem VI so schnell kommunizieren willst, dass keine Ressourcen mehr für das 2. VI frei sind ...

Wirklich Sinn macht das ganze aber trozdem nicht, weil man ja früher oder später (üblicherweise) den RT-Teil kompiert und als startup.rtexe automatisch laufen läßt sobald das cRIO eingeschaltet wird