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Signal verzögert ausgeben - tschibi - 27.04.2012 09:05
Guten Tag
Ich will ein Signal (TTL-Pegel) erfassen und das erfasste Signal mit einem (einstellbaren) Delay wieder ausgeben. Das Rechtecksignal ist nicht ideal (Jitter). Diesen möchte ich ebenfalls mitausgeben.
Die Verzögerung soll ca. 15-100us beträgen. Das erfasste Rechtecksingal het ein Frequenz von ca. 1kHz.
Momentan realsiere ich das über eine analoge Schaltung mittels RC-Glied.
Ich denke mit einer DAQ-Messkarte kann ich das nicht realisieren, da Erfassen/Auswerten/Ausgeben einfach zu lange braucht. Sehe ich das richtig?
Meine Idee ist es die analoge Schaltung in ein FPGA zu implementieren (ni Karte R-Serie). Leider habe ich damit noch keinerlei Erfahrung.
Kann mir jemand sagen ob das möglich ist und evtl ein Codebespiel zeigt....
Gruss
RE: Singal verzögert ausgeben - jg - 27.04.2012 09:18
Mit einer FPGA-Karte (oder auch einen cRIO/sbRIO) ist das sicher möglich.
Schließlich ist die Taktrate von dem Teil 40 MHz, und das auch bei Einzelwerterfassung.
Da es sich nur um digitale Signale, langt aus meiner Sicht aber eine rein digitale R-Serien Karte.
Ich würde mich an deiner Stelle auch noch mal direkt von deinem lokalen NI-Vertreter beraten lassen, die kennen ihre Hardware am besten.
Gruß, Jens