FIFO und FFT bei hoher Abtastrate

Erstmal Danke für deine Antwort.
Ich bin der Meinung, die FPGA Grundlagen verstanden zu haben und die damit einhergehenden Unterschiede zwischen FPGA und Host Programmierung.
Bei der Datenerfassung mit FPGA gibt es doch eigentlich nur 1 Möglichkeit zum Erfassen: Über einen Eigenschaftsknoten des FPGAs den gewünschten Eingang abfragen. Die Datenübertragung zum Host ist über Interface Komponenten (Variablen -> nicht Echtzeit, Datenverlust) oder Pufferspeicher (FIFOs -> Echtzeit, kein Datenverlust) möglich.
Damit kommen wir zu den Puffern. Habe noch etwas recherchiert und herausgefunden, dass zum Übertragen von Daten zwischen 2 Schleifen mit unterschiedlichem Zyklus nur BlockMemory in Frage kommt (wie bereits von mir genutzt). Die Einstellung beim FIFO habe ich (mittlerweile) alle verstanden, bis auf 'ControlLogic'. Das ist mir nicht ganz klar, aber mit der Auswahl 'Target Optimal' fährt man nach der Hilfe scheinbar ganz gut, da sie den 'besten' Modus auswählt. Die einzige Unklarheit herrscht über das Verhalten beim gleichzeitigen Lese- und Schreibzugriff (nicht auf das selbe Element).
Die FFT macht mir irgendwie immer noch Probleme. So ganz verstehe ich die Arbeitsweise in einer SCTL (Single Cycle Timed Loop, 'Ein Tick Schleife') noch nicht ganz. Könnte mir das jemand näher erläutern? Also ich möchte nicht den Algorithmus der FFT verstehen, ich denke das ist auch nicht unbedingt nötig, sondern eher wie die Daten am Eingang beschaffen sein müssen, damit am Ende etwas korrektes raus kommt.

Nochmal zusammengefasst sind meine momentanen Probleme:
Ist gleichzeitiges Lesen und Schreiben in einem Blockmemory-FIFO möglich, ohne dabei Daten zu verlieren?
Wie arbeitet die FFT korrekt in einer SCTL?