FIFO und FFT bei hoher Abtastrate

Hallo,

finde ich super dass du soviel Eigenleistung vorschiebst und nicht einfach darauf wartest alles vorgekaut zu bekommen!
Mittlerweile hat man auch das Gefühl, du weißt wovon du schreibst bei FPGA.

Nun konkret: Ich arbeite zwar viel mit FPGA, aber überhaupt nicht mit der FFT-Funktion. Kannst du mal das VI hochladen?
Ich habe noch nicht ganz verstanden wie deine Datenübertragung läuft... da würde das VI helfen.

Die SCTL macht genau das: Ein Schleifendurchlauf wird in einem Takt abgearbeitet. Die Länge des Taktes hängt von deiner Clockrate ab. bspw. 40Mhz -> 25ns Taktzeit. Damit erklären sich auch einige Kompilierfehler: Ist der "kritische" logische Pfad (streng genommen dessen Signallänge auf dem FPGA) zu lang, würde das Signal am Ende der Schleife zu spät ankommen, also länger als ein Takt brauchen. Das ist per Definition verboten, also schlägt in so einem Fall die Kompilierung fehl. Dann muss man entweder die Frequenz verringern, oder den "kritischen" logischen Pfad verkürzen durch einfach weniger Logik hintereinander; vllt Pipelining oder Codeoptimierung.
Aber warum nun die SCTL überhaupt benutzen?
Nun: Bei der SCTL wird ein nicht zu unterschätzender Teil der (Logik-)Ressourcen eingespart, da man (der Compiler) die sog. "Enable-Chain" weglassen kann. Das heißt, es ist von vornherein klar, dass all Logikbausteine in der Loop in einem Takt drankommen; es muss nicht mehr auf den "richtigen" Takt gewartet werden. Das hat wie gesagt zur Folge, dass man weniger "Platz" verbraucht und u.U. sogar schneller takten kann als ohne SCTL.

War das hilfreich?


Gruß