Kommunikation zwischen parallelen VIs

Hallo,

diese Herausforderung des "debuggbaren Codes auf FPGA" ergibt sich immer wieder.
Es gibt mehrere Wege.

Der eine wäre wo es geht statt Shiftregistern die Rückkopplungsknoten zu verwenden. Sie funktionieren genauso, aber haben (zum Programmierzeitpunkt) keine zugehörige Schleife. Erst wenn kompiliert wird, ist die nächsthöhere Schleife in der der Rückkopplungsknoten sitzt verantwortlich für das "Weiterreichen" in den nächsten Schleifendurchlauf. So läßt sich sehr sauberer und wiederverwendbarer Code erstellen.
Das Problem dabei ist, das man nicht vergessen darf, dass ein Rückkopplungsknoten immer von einem SDL zum nächsten reicht. Damit meine ich folgende Situation: Wenn ein SubVI RKK enthält, und dieses SubVI wird nun in eine (z.B. For-)Schleife getan, weil man mehrere "parallele" Informationen abarbeiten will, dass dann der Zustand des RKK an folgende SDL weitergegeben wird. Ist nicht schlimm, nur man darf es nicht vergessen.

Ein weinterer Weg wäre die Verwendung von Memory.

Ein dritter weg wäre: Nur genau EIN Shiftregister benutzen, nämlich nur auf der Hauptebene. So müssten sämtliche SubVIs ihre Zwischenparameter (die eigentlich für die RKK sind) nach außen führen. Mehrer Zwischenergebnisse werden geclustert. Auch verschachtelte SubVIs reichen so ihre Zwischenwerte immer sauber "bis ganz noch oben" durch. Auf der Hauptebene wird dann ein Shiftregister oder RKK benutzt...


Was man nun aber nimmt für den perfekten Code, hängt leider immer vom Einzelfall ab.
Zumindest sehe ich das momentan so. Ich hoffe das war verständlich und ein wenig nützlich.


Gruß