Signal verzögert ausgeben

Guten Tag

Ich will ein Signal (TTL-Pegel) erfassen und das erfasste Signal mit einem (einstellbaren) Delay wieder ausgeben. Das Rechtecksignal ist nicht ideal (Jitter). Diesen möchte ich ebenfalls mitausgeben.
Die Verzögerung soll ca. 15-100us beträgen. Das erfasste Rechtecksingal het ein Frequenz von ca. 1kHz.
Momentan realsiere ich das über eine analoge Schaltung mittels RC-Glied.

Ich denke mit einer DAQ-Messkarte kann ich das nicht realisieren, da Erfassen/Auswerten/Ausgeben einfach zu lange braucht. Sehe ich das richtig?

Meine Idee ist es die analoge Schaltung in ein FPGA zu implementieren (ni Karte R-Serie). Leider habe ich damit noch keinerlei Erfahrung.
Kann mir jemand sagen ob das möglich ist und evtl ein Codebespiel zeigt....

Gruss