cRIO 9074 - FPGA, RT, Host Kommunikation

Das erste Problem konnte ich mittlerweile lösen. Ich habe nicht gewusst das man die FIFO-Grösse in dem RT-VI gesondert einstellen kann.
Diese habe ich jetzt auf dem FPGA auf 2047 und innerhalb des RT-VIs auf 85.000 gestellt. Jetzt funktioniert es wie es soll.

Mein zweites Problem konnte ich noch nicht lösen. Sobald ich versuche die Netzwerkvariable innerhalb des RT-VIs zu schreiben (Boolesch 2 auf dem Bild), geht
die CPU-Auslastung auf 100% und die Durchlaufzeit ist nicht mehr gewollte 50ms, sondern eher 250.

Nochmal meine Frage: Gibt es einen effektiven/verlustfreien Weg die Daten vom RT-VI zum Windows Host zu übertragen?
Pro Schleifendurchlauf werden max. etwa 80.000 Werte aus dem FIFO gelesen.
Das RT-VI soll unabhängig vom Windows Host laufen können.
Von der Funktion wäre eine Netzwerkvariable schon optimal. Aber das scheint bisher nur bis etwa 10kS/s zu funktionieren.