FIFO Datenverlust

Hallo zusammen,
ich hab da ein Problem mit den FIFOs.

Und zwar schreibe ich auf FPGA Ebene nach auftreten eines bestimmten Ereignisses die nächsten 10 Werte in einen Host to Target FIFO.
Tritt dieses Event nicht auf, dann wird einfach auf das nächste Eintreten gewartet und nichts in den FIFO geschrieben.

Auf dem Host VI hole ich die Daten in ~10ms Takt ab, speichere sie in ein Array und verarbeite die ganzen Messwerte nach Beendigung der Messung.

Nun kommt das für mich seltsame. Vor ca. 2 Wochen hat das ganze noch problemlos funktioniert, heute wieder frisch zur Arbeit gekommen und
es funktioniert natürlich nicht mehr. Auf Host Ebene sind die Daten durcheinander bzw. es fehlen auch markante Messpunkte die regelmäßig auftreten.
Wenn ich mir die "aktuellen" Daten auf FPGA Ebene anzeigen lasse so, stimmen alle Werte. Rein optisch gibt es keine Ausreißer.

Ich nutze den FPGA auf dem CRIO9076, die Real Time Funktion wird nicht verwendet.

Das einzigste was sich für mich erkennbar am System geändert hat ist, dass der Testzeitraum des Real Time Moduls abgelaufen ist.
Das dürfte aber kein Problem sein da ich ja ausschließlich den FPGA auf dem CRIO benutze.


FPGA VI:

  SENT_pulszeit_1CH_12_11_2013.vi (Größe: 180,9 KB / Downloads: 298)


Host VI

  ddd.vi (Größe: 470,88 KB / Downloads: 307)

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