FPGA FIFO - Oszilloscop

Hallo PxCE,

Zitat:oder ist das was ich gebaut habe falsch?

Die Verbreitung von LV2015 ist noch eher gering, da können viele noch keinen Blick auf deine VIs werfen. Und ein RT/FPGA-VI ohne zugehöriges Projekt ist auch nur bedingt sinnvoll anzuschauen…

Zitat:Allerdings bleibt manchmal 1 Element über, so dass der Graph dann nicht mehr richtig angezeigt wird. Nach einem Neustart ist wieder alles gut.

Das kommt von dem Decimate1DArray, was du einsetzt. Wenn du beim Lesen aus dem FIFO um ein Sample verrutscht, werden die Samples nicht mehr richtig zugeordnet. Das lässt sich leicht beheben, in dem man
1) immer eine gerade Anzahl Samples aus dem FIFO liest und
2) den FIFO nicht überlaufen lässt…
(Oder man baut einen "Marker"/"TermChar" in den FIFO-Datenstrom ein, anhand dessen dann die Samples den Kanälen zugeordnet werden.)

Zitat:Außerdem habe ich festgestellt, dass sich das Signalverlaufsdiagramm verändert wenn ich die Anzahl der zu lesenden Elemente anpasse. Dabei bekomme ich die Daten für das Signalverlaufsdiagramm nicht aus dem FIFO sondern über das Lese-/Schreibe Element.

Was bedeutet "verändern"?