FPGA FIFO - Oszilloscop

Hallo PxCE,

schnelle Antwort auf dein RAR-Projekt: Das HOST-VI gehört in den RT-Zweig, sprich muss auf dem cRIO ausgeführt werden!
Wenn du den FPGA-FIFO auf dem PC abfragst, versucht LabVIEW im Hintergrund, dies evtl. über das Netzwerk zu realisieren: das ist aber nicht der Normalfall und auch nicht empfohlen!

Wenn du die Daten auf dem PC haben willst, musst du sie selbst vom cRIO-RT zum PC schicken. LabVIEW kommt mit Beispiel-Projekten, und für das cRIO (bzw. für LV-RT) gibt es da auch fertige Vorlagen!

Ansonsten:
Du hast einen FIFO. Der FPGA schiebt Daten hinein, die du im RT auslesen musst. Wenn das Auslesen zu langsam erfolgt, läuft der FIFO voll. Also ist die Lösung: FIFO schneller auslesen, ergo: Wartezeit weglassen, einfach Elemente abfragen!