FPGA FIFO - Oszilloscop

Guten Tag,
ich habe mir das Beispiel "Interleaving Channel Data (DMA)" angeschaut und auf meine Hardware angepasst. Das Host Projekt läuft relativ stabil. Allerdings läuft der FIFO-Speicher voll wenn der PC mit anderen Dingen beschäftigt ist. Also habe ich das VI unter cRIO geschoben (siehe Screenshot). Dies habe ich gemacht, damit es ein RT-Projekt wird und stabiler läuft. Allerdings ist genau der gegenteilige Effekt aufgetreten. Nun läuft das Projekt nur noch wenige Sekunden bis der FIFO voll ist.
Nachdem ich die Darstellung des Graphen sowie die Wartezeit aus dem RT-Projekt entfernt habe läuft der FIFO nicht mehr voll.

Um nun die Daten in einem Diagramm sichtbar zu machen müssen diese auf dem Host transportiert werden. Kann mir jemand sagen wie ich am schnellsten und effektivsten die Daten vom RT zum Host bekommen? Mit Umgebungsvariablen oder ist es besser dafür nochmal ein FIFO zu nutzen? Falls FIFO RT, DMA oder Scope-Target?
Oder bin ich mit der Überlegung das Projekt in drei Teile (FPGA-Teil: Daten erfassen, RT-Teil: Daten verarbeiten, Host-Teil: Daten anzeigen) zu zerlegen auf den Holzweg?

Vielen Dank im Voraus für die Antworten.

Gruß
Hendrik