FPGA Counter mit 40MHz Takt

Hallo Stephan,

Zitat:Kann mir jemand bei diesem Problem helfen?

Ich vermute, das Problem liegt in deinem Code. Da musst du mal debuggen!
(Was genau erwartest du bei einer Informationslage wie nach deiner Message?)

Zitat:mittels Drittanbieter-IP habe ich auf FPGA-Ebene (cRIO-9045) einn CLIP hinzugefügt (VHDL-Code für die Kompilierung in das FPGA-Zielsystem).
Dabei geht es um einen Counter, welcher mit der Onboard-Clock 40Mhz hochzählen soll.

Wozu benötigst du da einen CLIP?
Das kann LabVIEW auch allein erstellen…

Zitat:In meinem Beispiel läuft die Schleife mit der Onboard Clock, aber der Eingang "Counter_test\clk_50Mhz" toggelt nicht im 40MHz Takt.

Das könnte am falschen Namen liegen, dass der clk_50MHz-Eingang nicht das tut, was von ihm erwartet wird!