FPGA Counter mit 40MHz Takt

Hallo Gerd,

danke für deine Antwort.
Den CLIP benötige ich nicht zwingend. Dieses Beispiel habe ich einfach ausgewählt,
da ich die Einbindung von VHDL-Code noch nie gemacht habe und es gern ausprobieren möchte.

Die Benennung des Eingangs ist hier unpassend, aber für die Funktionalität nicht relevant.
Ich suche zurzeit eine Lösung, dass dieser Eingang mit der 40 MHz Onboard Clock toggelt.
Mit der aktuellen Umsetzung sehe ich am Ausgang des DIO-Moduls aber nur 20 MHz.

Als Anhang habe ich zur Vollständigkeit auch den VHDL-Code beigefügt.