Problem mit RT-FIFO

ich mach das immer so:

ich hole immer eine feste Anzahl von Werten aus dem FIFO ab. Das FPGA-VI signalisiert durch einen Interrupt, dass jetzt genug Daten zum Abholen bereit liegen, quasi genau so wie bei einer cont. buffered Accquisition bei DAQmx:

   


   
(Ausschnitt aus einem SubVI im FPGA-Main-VI)

die Anzahl der Werte "vereinbare" ich zur Laufzeit mit dem FPGA-VI, einfach in dem ich das Control "Samples" mit der Anzahl der Werte beschreibe, die ich in einem Block abholen will ...

Das "FPGA-FIFO-Write" Sub-VI liegt zusätzlich noch in einer Case-Struktur damit ich das Schreiben in den FIFO zur Laufzeit durch Setzen des Controls "send" de-/aktivieren kann - in dem Beispiel wird das Senden im RT-VI nur einmal vor der While-Schleife aktiviert ...