cRIO

' schrieb:Wer hat denn den Kurs gegeben :-)
Das Warten verbraucht auch keine Performance aber das verarbeiten, sprich je oefters der IRQ auftritt, desto hoeher ist die grundlast...

Der zweite FPGA hat nur 256 elemente (2xFPGA lt. label)... das ist eigentlich eine Verschwendung am FPGA einen FIFO so klein zu waehlen...

ein Mitarbeiter von NI ... (wenn du den Namen haben willst musst du mir ne PM schreiben)

ich persönlich programmiere das Auslesen des FIFOs eigentlich immer so, dass alle 50 bis 100 ms ein Interrupt kommt. Die dadurch entstehende Grundlast sollte eigentlich vernachlässigbar klein sein. Wenn man das ganze deutlich schneller betreibt kann das natürlich sehr wohl ins Gewicht fallen ...