cRIO

Habe das mit dem Interrupt mal ausprobiert, allerdings gibt mir der Compiler dann immer timing constraints aus. Kann das auch an der hohen Gatterauslastung von 95% slices liegen? Ich benutze auf dem FPGA 4 parallele loops, wobei die schnellste 195µs ist. Hier habe ich auch den Interrupt eingebaut. Auf der RT-Seite habe ich ebenfalls 4 loops, wobei die schnellste hier 100ms ist.

Das nervige bei der Fehlersuche ist, dass der Compiler nicht deterministisch arbeitet, d.h. das Compilieren kann auch mal nach dem x. mal erfolgreich sein, ohne dass Codeänderungen gemacht wurden :-(

Beim Aufruf des FPGA-VIs in der RT-Applikation tauchen die sporadischen Abstürze aber immer noch auf. Ich vermute, dass irgendwas passiert, sobald ich "Run FPGA" aufrufe...