cRIO

Die Methode wie in Bild 4 hatte ich auch mal probiert und damit nur Probleme. Die Idee dafür hatte ich von der Programmierung mit dem alten DAQ Treiber, wo man auch durch Auslesen von 0 Samples das "Backlog" ermitteln konnte und dann den kompletten Puffer abholen konnte. Mit der Methode, wie ich sie ein paar posts oberhalb als Screenshot dargestellt habe, hab ich beim Datentransfer keinerlei Probleme mehr ...

Ich mach das immer so:
ich lege erstmal fest wie schnell meine Abhol-Schleife laufen soll. Angenommen ich hab 8 analoge Kanäle (I16) @ 1kHz und möchte dass alle 100 ms Daten aus dem DMA ausgelesen werden, dann schiebe ich auf dem FPGA 8/2 x 100 = 400 Werte in den FIFO. Wenn diese 400 Werte drin sind setze ich einen Interrupt, der in dem RT-VI das Auslesen aus dem FIFO triggert. das durch /2 kommt daher, dass ich zwei I16 zu einem U32 zusammenfasse und auf dem Host wieder trenne. Daraus ergibt sich dann auch die Größe des FIFOs, in diesem Beispiel müsste er dann mindestens 511 U32 groß sein ...

und ich hab auch schon den 3M Gate FPGA bis auf 90% vollgestopft und eigentlich nie Timing Probleme gehabt ...

hmm :/