cRIO

' schrieb:Auf dem FPGA scanne ich 6 Analogeingänge mit 195µs und speichere dazu die Zykluszeit dt. Diese 7 Werte schreibe ich dann in den DMA-FIFO. Nach 512 Schleifendurchläufen setze ich den IRQ, d.h. es sind 7x512=3584 Werte im FIFO. Dazu habe ich dann insgesamt 512x195µs=99.84ms gebraucht.

Auf dem RT muss ich dann ja diese 3584 Werte auch mindestens mit 99.84ms auslesen, sonst verliere ich doch Daten, oder? Das habe ich vorher mit einer Zykluszeit von 80ms getan. Nach Einbau des IRQ ging dann die Zykluszeit auf ca. 130ms hoch. Das meinte ich mit "schlechterer Performance". Da werde ich wohl versuchen müssen, den Code zu optimieren.

Übrigens habe ich heute gehört, dass die cRIO-Systeme 9014 und 9074 mit NI-RIO Version 2.3.0 bis 3.0.0 Probleme mit dem DMA haben, die zu Abstürzen führen können. Ich arbeite mit 2.4.1. Das könnte meine Fehler erklären. NI empfiehlt, die neue Version 3.0.1 zu installieren. Dann probiere ich das mal aus...

sorry, aber das ist komplett unlogisch.

Wenn die Erfassung der Daten (deines "Blocks") auf dem FPGA 99,84 ms dauert, dann läuft die "FIFO-Lesen" Schleife (beim Einsatz von Interrupts) auf dem RT-Controler mit genau der gleichen Geschwindigkeit ansonsten sind deine Daten nicht konsistent.

Deine Erfassung-Schleife auf dem FPGA sollte IMHO so aussehen, dann klappt's auch mit DMA+Interrupt:

   

Das Auslesen aus dem FIFO geschieht ann analog zu meinem Beispiel weiter oben ...
Empfohlene-FIFO-Größe: min 4191 U32

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