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Ich hätte eine Frage zum Zusammenspiel zwischen Füllzeit und Lesezeit eines FIFOs.
Ist es optimal einen FIFO mit der gleichen Zeit zu entleeren wie ich ihn fülle, oder sollten da entsprechende Differenzen herrschen?
In meinem Host VI wird ein FIFO jede Millisekunde beschrieben und ein anderes jede Millisekunde ausgelesen.
In meinem FPGA VI sollen nun die entsprechenden Zeiten zum entleeren des ersten und zum befüllen des 2. FIFO eingestellt werden (mit wait until).
Isdt es nun sinnvoll die beiden FIFOs auch mit 1ms zu entleeren/füllen, oder ist es besser, wenn das entleeren des 1. FIFO schneller von statten geht und das beschreiben des 2. langsamer?
Deine Frage ist so allgemein, dass man ueberhaupt keine pauschale Aussage treffen kann.
Welches Target hast du zur Verfuegung?
Windows oder RT?
Welche Datenmenge ist in 1ms zu erwarten beim Lesen?
Welche Datenmenge ist in 1ms zu erwarten beim Schreiben?
Grundsaetzlich sollte das Lesen mit einem Timeout von -1 bewerkstelligt werden (dadurch ersparst du dir zusaetzliche Logik zur Bewertung des zurueck gelieferten Wertes vom FIFO).
Beim Schreiben kommt es darauf an, wie hoch der Timeout sein soll. Das einfachste ist hier einen Timeout von 0 zu setzen und das Flag "Timed Out" per RS FlipFlop bewerten.
Wenn der Buffer einmal voll ist, wird das RS FF den Wert speichern bis du einen Reset ausloest.
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Zeiten zum füllen und entleeren von FIFOs
